This paper analyzed the phenomenon of drain induced barrier lowering(DIBL) for the ratio of channel length vs. thickness of asymmetric double gate(DG) MOSFET. DIBL, the important secondary effect, is occurred for short channel MOSFET in which drain voltage influences on potential barrier height of source, and significantly affects on transistor characteristics such as threshold voltage movement. The series potential distribution is derived from Poisson’s equation to analyze DIBL, and threshold voltage is defined by top gate voltage of asymmetric DGMOSFET in case the off current is
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반도체 소자의 핵심연구는 고속 동작 및 저 전력소비를 위한 트랜지스터의 소형화이다. 트랜지스터의 소형화는 집적회로의 생산성 향상으로 이어져 가격경쟁력까지 갖게 될 것이다. 그러나 트랜지스터의 소형화로 발생하는 이차효과는 트랜지스터 특성에 심각한 영향을 미치게 된다. 특히 문턱전압의 이동에 의한 설계의 불확실성은 집적회로의 오동작으로 이어질 것이다. 단채널 CMOSFET에서 드레인 측 전압이 소스 측 전위장벽에 영향을 미쳐 문턱전압이 감소하는 현상을 드레인 유도 장벽 감소(Drain Induced Barrier Lowering; DIBL) 라 한다. DIBL은 드레인 전압에 따라 문턱전압이 변화하기 때문에 발생하는 단채널 효과로써 채널길이 및 산화막 두께에 의한 산화막 캐패시턴스 값 등에 영향을 받는다. 그러나 기존의 CMOSFET에서는 20 nm 이하의 채널길이에서 필연적으로 DIBL이 발생하고 있으므로 이에 대한 연구가 시급한 실정이다.
이를 해결하기 위해선 기존의 CMOSFET와 다른 구조를 갖는 트랜지스터의 개발이 요구되었으며 다중게이트 MOSFET가 가장 각광받는 소자로 개발되었다[1]. 다중게이트 MOSFET는 채널 주변에 게이트의 수를 증가시켜 채널 내 반송자의 흐름을 제어할 수 있는 능력을 향상시킨 소자로써 핀펫(FinFET)[2], 이중게이트(Double Gate; DG) MOSFET[3] 등 여러 가지 형태로개발되고 있으나 기본적인 구조는 동일한 것으로 알려져 있다. 최근 삼성전자에서는 14 nm 핀펫 공정을 이용한 모바일 애플리케이션 프로세서(AP)를 양산하는데 성공하였으며 이 AP가 탑재된 모바일 기기의 출시되기에 이르렀다. 핀펫과 DGMOSFET는 게이트의 위치가 다를 뿐 기본적인 동작은 동일하므로 본 연구에서는 구조가 비교적 간단한 DGMOSFET의 DIBL 현상에 대하여 연구할 것이다. DGMOSFET는 대칭형과 비대칭형으로 구분되며 비대칭형의 경우 상하단 게이트 구조를 달리 제작할 수 있으므로 단채널효과를 제어할 수 있는 요소가 증가하는 장점을 지니고 있어 본 연구에서는 비대칭 DGMOSFET에 대하여 연구할 것이다.
비대칭 DGMOSFET에 대한 채널 내 전위분포는 Ding 등이 급수함수를 이용하여 해석하였으나 그들은 일정한 전하 분포를 이용하였다[4]. 본 연구에서는 가우스분포를 이용하여 포아송방정식을 풀고 이때 급수형태의 전위분포를 유도할 것이다. 기존 CMOSFET의 스켈링 이론에 따르면 채널길이와 채널두께는 동시에 동일한 비율로 줄어야한다. 그러나 비대칭 DGMOSFET의 경우 게이트가 상하단에 존재하므로 스켈링이론에 변화가 발생할 수 있다. 그러므로 본 연구에서는 채널길이와 채널두께의 비에 따른 비대칭 DGMOSFET의 DIBL 변화를 관찰하고자 한다. 이때 하단 게이트 전압, 상하단 게이트 산화막 두께, 최대도핑농도 그리고 가우스함수의 변수인 이온주입범위의 변화를 파라미터로 사용하여 DIBL의 변화를 관찰하였다.
2장에서 급수형태의 전위분포 및 DIBL 모델에 대하여 설명할 것이며 3장에서 해당 파라미터별 채널길이와 채널두께의 비에 따른 비대칭 DGMOSFET의 DIBL 결과를 고찰할 것이다. 4장에서 결론을 맺고자 한다.
비대칭 이중게이트 MOSFET의 개략도를 그림 1에 도시하였다. 그림 1에서 알 수 있듯이 상단의 게이트 전압
여기서
여기서
이며 여기서
본 연구에서는 차단전류가 채널폭 당 0.1
이다. 이때 다음과 같은 전도중심
드레인 유도 장벽 감소 현상은 채널길이가 감소하면서 드레인 전압이 소스 측에 영향을 미처 소스 측 전위장벽이 감소하면서 결국 문턱전압의 감소를 나타내는 현상으로써 다음과 같이 표현할 수 있다.
로 주어지므로 드레인 전압이 1 V일 때와 0 V일 때 문턱전압을 구하여 그 차를 구할 것이다.
본 연구에서는 상기 서술한 바와 같이 식 (7)을 이용하여 하단게이트 전압, 상하단 게이트 산화막 두께, 최대도핑농도 그리고 가우스함수의 변수인 이온주입범위 를 파라미터로 하여 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 대한 드레인 유도 장벽 감소 현상에 대하여 고찰 할 것이다.
본 연구에서 제시한 문턱전압모델에 대한 타당성은 이미 발표된 논문[7]에서 입증되었으므로 본 연구에서 는 2장에서 제시한 DIBL 모델을 이용하여 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 대한 DIBL의 변화를 고찰할 것이다.
먼저 하단 게이트 전압을 파라미터로 하여 채널길이와 채널두께의 비에 대한 DIBL의 변화를 그림 2에 도시하였다.
즉, 하단 게이트 전압이 증가할수록
최대도핑농도를 파라미터로 하여
그림 3에서
본 연구에서는 Ding 등의 방법과 달리 급수형태의 전위분포를 구할 때, 전하분포로써 가우스함수를 이용하였다. 가우스함수는 이온주입범위와 분포편차에 대하여 변화하며 특히 이온주입범위는 채널두께방향으로 최대 도핑농도의 위치를 정의하는 중요한 파라미터이다. 그러므로 본 연구에서는 최대도핑농도를 갖는 위치가 변화할 때 DIBL의 변화를 그림 5에 도시하였다. 그림 5에 도시한 바와 같이 최대도핑농도가 1015/
특히 그림 5b)에서 알 수 있듯이 최대도핑농도가
본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소현상의 변화에 대하여 분석하였다. 이를 위하여 급수 형태의 전위분포함수를 구하였으며 이때 전하분포로는 가우스함수를 이용하였다. 이와 같이 구한 전위분포를 이용하여 차단전류모델을 설정하고 차단전류를 이용하여 DIBL을 채널길이와 두께의 비에 따라 분석하였다.
결과적으로