This paper has analyzed threshold voltage roll-off for bottom gate voltages of asymmetric double gate(DG) MOSFET. Since the asymmetric DGMOSFET is four terminal device to be able to separately bias for top and bottom gates, the bottom gate voltage influences on threshold voltage. It is, therefore, investigated how the threshold voltage roll-off known as short channel effects is reduced with bottom gate voltage. In the pursuit of this purpose, off-current model is presented in the subthreshold region, and the threshold voltage roll-off is observed for channel length and thickness with a parameter of bottom gate voltage as threshold voltage is defined by top gate voltage that off-currnt is 10−7
삼성전자는 올해 차세대 반도체소자로 개발되고 있는 3차원 수직 적층 공정을 적용한 3차원 원통형 CTF(3D Charge Trap Flash)셀 구조를 이용하여 3차원 수직구조 낸드플래시 메모리의 양산에 돌입했다[1]. 이와같이 기존에 사용하는 MOSFET의 구조를 발전시켜 집적도향상 및 속도/전력소비 등의 기능을 발전시켜나가고 있다. 즉, 소자의 기본구조를 3차원으로 제작함으로써 기존의 CMOSFET를 이용한 고집적회로에서 발생하는 단채널효과 등의 문제점도 해결할 수 있다. 특히 CMOSFET의 경우, 20nm이하의 초미세 트랜지스터 제작에 어려움을 격고 있었다. 단채널효과로는 문턱전압이하 스윙 특성의 저하, 문턱전압의 이동, 드레인유도장벽감소 등 이 있으며 이들은 트랜지스터동작에 심각한 저해요인으로 작용하여 결국 셀 동작에 악영향을 미치게 된다. 특히 문턱전압이동은 정확인 온-오프특성을 필요로 하는 디지털응용에 저해가 되며 고집적을 위한 생산성 향상에 걸림돌이 되고 있다. 이와같이 기존의 단채널 CMOSFET에서 필연적으로 발생하는 문턱전압이동 현상을 감소시키기 위하여 개발되고 있는 소자가 다중게이트 MOSFET[2,3]이다.
다중게이트 MOSFET소자는 게이트전압에 의한 채널전류의 제어능력을 향상시키기 위하여 채널의 상하단에 게이트를 제작하는 이중게이트 MOSFET[4], 핀(fin) 형태의 채널 하단을 제외한 상단 및 양측 면을 게이트 단자로 감싸도록 게이트를 제작하는 FinFET[5], 그리고 채널을 원통형 게이트단자로 완전히 감싸아 제작하는 원통형 구조의 MOSFET 등이 현재 활발이 연구되고 있다. 본 연구에서는 가장 많은 연구가 진행되고 있으며 가장 간단한 구조로써 제작이 용이한 이중게이트 MOSFET구조에 대하여 문턱전압이동 현상을 고찰할 것이다. 이중게이트 MOSFET는 일반적으로 상하단 게이트 및 산화막을 동일하게 제작하는 대칭형 이중게이트 MOSFET와 상하단 게이트 단자에 각기 다른 값의 게이트 전압을 입력시킬 수 있는 비대칭형 이중게이트 MOSFET가 있다. 대칭형 이중게이트 MOSFET의 경우는 상하단의 게이트형태가 동일하고 동일한 게이트 전압을 인가하므로 제어단자인 게이트 단자의 역할이 제한적이다. 그러나 비대칭 이중게이트 MOSFET의 경우는 상하단 게이트에 각기 다른 전압을 인가시킬 수 있을 뿐만이 아니라 상하단 게이트 산화막의 두께도 달리 제작할 수 있어 대칭형 이중게이트 MOSFET에 비하여 제어능력이 우수하다. 그러므로 본 연구에서는 비대칭형 이중게이트 MOSFET에 대한 문턱전압이동현상이 하단게이트전압에 의하여 어떻게 조절할 수 있는지를 고찰할 것이다. Ding 등[6]은 채널 도핑농도를 일정하게 유지하면서 포아송방정식을 이용한 해석학적 전위분포를 구하였으나 본 연구에서는 실제 도핑농도에 가까운 가우스분포를 이용하여 해석학적 전위분포를 구할 것이다. 이 전위분포모델을 이용하여 하단게이트 전압이 문턱전압이동에 미치는 영향을 채널길이 및 채널두께의 변화에 대하여 고찰할 것이다.
2장에서는 비대칭 DGMOSFET에 대한 포아송방정식의 해석학적 전위모델 및 문턱전압모델에 대하여 설명할 것이며 3장에서 하단게이트 전압에 따른 문턱전압의 이동에 대하여 고찰 할 것이다. 또한 4장에서 결론을 맺고자 한다.
Ⅱ. 비대칭 이중게이트 MOSFET의 전위분포 및 문턱전압 모델
비대칭 DGMOSFET는 4단자 소자로서 그림 1과 같이 상단 게이트전압
여기서 ∊
와 같은 가우스함수를 이용한다. 여기서
식 (1)을 풀면 다음과 같은 급수형태의 전위분포를 구할 수 있다[6].
이며 여기서
드레인전류 모델을 설정하기 위하여 맥스웰-볼츠만 통계를 이용하면 그림 2와 같이 소스에서 드레인까지 전위장벽을 넘어 이동하는 전자의 수는
이다. 여기서
식 (5)에서𝓍는 다음과 같은 식에서 전도중심 𝓍
이때 랜덤하게 운동하는 전자들의 1/6이 소스에서 드레인으로 향할 것이며 단위시간당
이다. 여기서 𝜐
본 연구에서는 이와 같이 구한 문턱전압이 하단 게이트전압의 변화에 대하여 채널길이 및 채널두께에 따른 변화를 고찰하고자 한다.
본 연구에서 제시한 모델의 타당성을 고찰하기 위하여 그림 3에 ALTAS 시뮬레이션의 결과[9]와 비교하였다.
시뮬레이션조건은 이차원 수치해석학적의 경우 와 본 연구에서 사용한 모델에서 공히
그림 4에 하단게이트 전압이 0 V에서 1.0 V까지 변화할 때 채널길이에 대한 문턱전압이동현상을 도시하였다. 표기한 시뮬레이션조건 이외에 다른 변수값은
문턱전압은 낮을수록 소자특성이 우수하나 부호가 바뀌면 소자동작에 문제가 생기므로 하단게이트전압을 너무 크게 설정하지 말아야할 것이다. 그림 4(a)와 4(b)를 비교해 보면 채널두께가 증가할수록 문턱전압은 감소하나 문턱전압이동현상은 더욱 심각하게 발생하고 있었다. 또한 채널길이에 대한 문턱전압의 변화율도 채널두께가 클 때 더욱 증가하는 것을 알 수 있었다. 그러나 채널두께가 클 경우, 채널길이가 증가할수록 하단게이트 전압에 대한 문턱전압의 변화율은 작아지는 것을 관찰할 수 있었다. 그림 4(b)에서 알 수 있듯이 채널길이가 짧아지면서 채널두께가 커지면 하단게이트 전압이 0.5 V 정도에서도 문턱전압의 부호가 바뀌는 심각한 문제를 발생시키는 것을 관찰 할 수 있었다.
채널두께가 변화할 때 하단게이트 전압에 대한 문턱전압이동현상을 좀 더 구체적으로 고찰하기 위하여 그림 5에 채널두께에 대한 문턱전압의 변화를 도시하였다.
표기한 시뮬레이션조건 이외에 다른 변수값은 그림 4와 마찬가지로
특히 그림 5(a)에서 알 수 있듯이 채널길이가 짧으면 채널두께가 증가할 때 문턱전압의 부호가 바뀌는 영역이 대부분의 하단게이트 전압에서 발생하고 있다는 것을 관찰할 수 있다.그러나 그림 5(b)에서도 알 수 있듯이 채널길이가 약간만 증가하여도 하단게이트 전압이 0.7 V이하에선 문턱전압의 부호를 유지하고 있다는 것을 관찰할 수 있다.
그림 4와 그림 5에서 설명한 채널두께 및 채널길이에 대하여 하단게이트 전압이 문턱전압에 미치는 영향을 그림 6에 종합적으로 도시하였다. 채널길이가 커질수록 채널두께변화에 대한 문턱전압의 변화가 감소하는 것을 알 수 있었다. 또한 하단게이트 전압이 증가할수록 문턱전압이동현상이 크게 발생하는 것을 관찰할 수 있었다. 그리고 채널두께가 증가하면 문턱전압도 감소하고 있다는 것을 관찰할 수 있었다. 그림 6(a)와 6(b)를 비교해보면 채널길이가 짧아지면 단채널효과에 의하여 문턱전압이 전반적으로 감소하며 채널두께 변화에 대한 문턱전압의 이동현상도 더욱 크게 나타나고 있었다. 그림 6(a)에서 하단게이트 전압에 따라 문턱전압이 거 의 일정하게 유지되다가 감소하는 것을 관찰할 수 있으 며 이와 같은 문턱전압 감소현상은 채널두께가 클 때 하단게이트 전압이 더욱 작은 경우에 발생하는 것을 관찰할 수 있다.
이와 같은 현상은 그림 6(b)와 같이 채널길이가 감소한 경우도 마찬가지로 발생하나 그 정도가 더욱 심각하다는 것을 관찰할 수 있다. 특히 채널길이가 30 nm이고 채널두께가 20 nm 정도로
본 연구에서는 비대칭 이중게이트 MOSFET의 하단 게이트전압이 변화할 때 채널길이 및 채널두께에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으며 하단게이트 전압에 따라 문턱전압이동현상이 변화할 것이다. 그러므로 단채널 효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다.
문턱전압은 드레인 전류가 채널 폭 당 10−7